طراحی مبدل سریال به موازی با سرعت بالا و توان پایین برای پردازنده FFT 8 نقطه ای آنالوگ به منظور مقابله با اختلال در گیرنده GPS

نوع مقاله: پژوهشی

نویسندگان

1 استاد دانشکده مهندسی برق، دانشگاه علم و صنعت ایران

2 دانشجوی دکتری دانشکده برق دانشگاه علم و صنعت ایران

چکیده

در این مقاله یک بلوک مبدل سریال به موازی یک پردازنده FFT 8 نقطه‌ای با استفاده از تکنولوژیum CMOS 13/0 ارائه شده است. به‌دلیل مزیت‌های بسیار مدارهای حالت جریان نسبت به مدارهای حالت ولتاژ، در این طراحی سعی شده است که از این گونه مدارها استفاده شود. بنابراین در این بلوک ابتدا باید ولتاژ ورودی را به جریان تبدیل نمود و سپس برای موازی کردن نمونه‌ها از مدار نمونه‌بردار جریانی استفاده کرد. به منظور قرار گرفتن 8 نمونه به صورت همزمان در ورودی مدار FFT از دو سری مدار نمونه‌بردار جریانی استفاده شده است. این بلوک توانایی تولید نمونه‌ها را به صورت همزمان و با مصرف توان کمتر و همچنین با سرعت بیشتر دارد. علاوه بر این، برای داشتن هر دو پیک مثبت و منفی سیگنال در خروجی مدارهای نمونه‌بردار، ساختار مدار آینه جریان کلاس AB به کار رفته است. توان مصرفی مدار مبدل ولتاژ به جریان تقریباً mW 3 و هر مدار نمونه‌بردار uW 120 است. همچنین توان مصرفی کلی این بلوک mW 5 است. فرکانس dB 3 مدار مبدل ولتاژ به جریان طراحی شده در فرکانس MHz 125 قرار دارد که این موضوع فرکانس نمونه‌برداری را به این فرکانس محدود می‌کند. البته فرکانس مورد نظر ما MHz 4 است که برای کاربرد مقابله با اختلال در گیرنده سیستم موقعیت‌یاب جهانی (GPS) مناسب است.

کلیدواژه‌ها


عنوان مقاله [English]

Design of Serial to Parallel Converter with High Speed and Low Power for Analog 8-FFT Processor to Jamming Mitigation in GPS Receiver

نویسندگان [English]

  • S. M Mousavi 1
  • M. Safari 2
2 دانشکده برق دانشگاه علم و صنعت ایران
چکیده [English]

Abstract: In this paper, a serial to parallel block for a 8-FFT processor in 0.13 um CMOS technology is presented. Because of more advantages of current mode circuits compared to voltage mode counterparts, in this design, it has been made effort to utilize these merits. Then, at first input voltage signal should be converted to current signal to be processed in current mode. After that, to parallel current signal the current mode sample and hold is employed. Two banks sample and hold are placed in proposed block diagram to synchronize 8 samples at the FFT input. The suggested serial to parallel block has the capability of producing the required samples at the same time with lower power consumption and higher speed. Also, because of applying the class AB current mirror the sample and hold is able to convey both peaks of the signal. It is shown that the power consumption of voltage to current converter is about 3 mW and each sample and hold draws 100 uA of 1.2 V power supply. Moreover, the whole block has approximately 5 mW power consumption. The 3dB frequency is placed at 125 MHz which impose limitation on sampling frequency of sample and hold circuit. In our application that is jamming mitigation in Global Positioning System (GPS) this limitation can be ignored because of low intermediate frequency (4MHz) of GPS.

کلیدواژه‌ها [English]

  • Analog 8-FFT processor
  • Voltage-current converter
  • Current mode sample and hold
  • Class AB current mirror
 [1]      W. L. Mao, T. H. Su, J. Sheen and W. H. Liu, “Design and      Implementation of Narrowband Interference Canceller in GPS Receiver using FFT Technique”, Far East Journal of Electronics and Communications, vol. 2, no. 3, pp. 195-213, 2008.

 [2]      M. R. Mosavi, M. Pashaian, M. J. Rezaei and K. Mohammadi, “Jamming Mitigation in GPS Receivers using Wavelet Packet Coefficients Thresholding”, IET Signal Processing, vol.9, no.5, pp.457-464, 2015.

 [3]      M. R. Mosavi, M.J. Rezaei, M. Pashaian and M. Salamat, “A Fast and Accurate Anti-Jamming System based on Wavelet Packet Transform for GPS Receivers”, Journal of GPS Solutions, 2016, DOI:10.1007/s10291-016-0535-z.

 [4]      N. Kim, Interference Effects on GPS Receivers in Weak Signal Environments, Master’s Thesis, University of Calgary, 2006.

 [5]      P. T. Capozza, B. J. Holland, T. M. Hopkinson and R. L. Landrau, “A Single-Chip Narrow-Band Frequency-Domain Excisor for a Global Positioning System (GPS) Receiver”, IEEE Journal of Solid-State Circuits, vol. 35, no. 3, pp. 401-411, 2000.

 [6]      M. R. Zahabi, Analog Approaches in Digital Receivers, Ph.D. Dissertation, University of Limoges, Limoges, France, 2008.

 [7]      H. A. Loeliger, F. Lustenberger, M. Helfenstein, and F. Tarkoy, “Probability Propagation and Decoding in Analog VLSI”, IEEE Trans. Inf. Theory, vol. 47, no. 2, pp. 837-843, 2001.

 [8]      S. Hemati and A. H. Banihashemi, “Full CMOS Min-Sum Analog Iterative Decoder”, In Proceedings of the 2003 IEEE International Symposium on Information Theory, Yokohama, Japan, June 29-July 4, 2003.

 [9]      C. Winstead, N. Nguyen, V. C. Gaudet, and C. Schlegel, “Low-Voltage CMOS Circuits for Analog Iterative Decoders”, IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 53, no. 4, pp. 829-841, 2006.

[10]      S. Hemati, A. H. Banihashemi and C. Plett, “A 0.18m CMOS Analog Min-Sum Decoder for a (32,8) Low-Density Parity-Check (LDPC) Code”, IEEE Journal Solid-State Circuits, vol. 41, no. 11, pp. 2531-2540, 2006.

[11]      Y. W. Lin, H. Y. Liu and C. Y. Lee, “A 1 GS/s FFT/IFFT Processor for UWB Applications”, IEEE J. Solid-State Circuits, vol. 40, no. 8, pp. 1726-1735, 2005.

[12]      S. N. Tang, J. W. Tsai and T. Y. Chang, “A 2.4-GS/s FFT Processor for OFDM-Based WPAN Applications”, IEEE Trans. on Circuits and Systems-II: Express Briefs, vol. 57, no. 6, pp. 451-455, 2010.

[13]      T. Cho and H. Lee, “A High-Speed Low-Complexity Modified Radix-2 FFT Processor for High Rate WPAN Applications”, IEEE Trans. on VLSI Systems, vol. 21, no. 1, pp. 1-5, 2011.

[14]      M. Lehne and S. Raman, “An Analog/Mixed-Signal FFT Processor for Wideband OFDM Systems”, In Proc. IEEE Sarnoff Symposium, 2006.

 

[15]      M. Lehne and S. Raman, “A Prototype Analog/Mixed-Signal Fast Fourier Transform Processor IC for OFDM Receivers”, In Proc. IEEE Radio Wireless Symposium, 2008.

[16]      S. K. Kim, J. S. Cha, H. Nakase and K. Tsubouchi, “Novel FFT LSI for Orthogonal Frequency Division Multiplexing using Current Mode Circuit”, Japanese Journal of Applied Physics, vol. 40, no. 4B, pp. 2859-2865, 2001.

[17]      N. Sadeghi, V. C. Gaudet and Ch. Schlegel, “Analog DFT Processors for OFDM Receivers: Circuit Mismatch and System Performance Analysis”, IEEE Transactions on Circuits and Systems. I, Reg. Papers, vol. 56, no. 9, pp. 2123-2131, 2009.

[18]      Fei Yuan, CMOS Current-Mode Circuits for Data Communications, Springer, 2007.

[19]      S. K. Kanigere, Analysis and Implementation of Current Mode Analog Fast Fourier Transform, Ph.D. Thesis, University of Texas at Dallas, 2010.

[20]      S. K. Kim, G. M. Park and J. S. Cha, “0.35-μm CMOS-process-based Voltage-to-current Converter Design for an Analog OFDM Device”, Journal of the Korean Physical Society, vol. 55, no. 1, pp. 336-340, 2009.

[21]      M. C. Ozkilic1, S. Minaei and S. Turkoz, “A Current-Mode Sample-And-Hold Circuit with High Accuracy”, 9th International Symposium on Signal Processing and Its Applications, March, 2007.

[22]      E. Bruun, “Worst Case Estimate of Mismatch Induced Distortion in Complementary CMOS Current Mirrors”, Electronics Letters, vol. 34, no. 17, pp. 1625-1627, 1998.

[23]      M. Wan, W. Liao, K. Dai and X. Zou, “A Nonlinearity-Compensated All-MOS Voltage-to-Current Converter”, IEEE Transactions on Circuits and Systems-II: Express Briefs, vol. 63, no. 2, pp. 156-160, 2016.

[24]      G. Cen,Y. Suying and G. Jing, “20 MHz Switched-Current Sample-and-Hold Circuit with Low Charge Injection”, Trans. Tianjin Univ, vol. 19, no. 1, pp. 47-52, 2013.