طراحی و شبیه سازی مدار مجتمع بازیابی پالس ساعت و داده در نرخ 5 گیگابیت بر ثانیه با روش قفل فاز سریع برای گیرنده‌های مخابراتی پر سرعت

نوع مقاله: کوتاه

نویسندگان

1 دانشجوی کارشناسی ارشد مهندسی برق دانشگاه علامه محدث نوری، نور

2 استادیار دانشکده مهندسی برق دانشگاه علوم دریایی امام خمینی(ره)

چکیده

در این مقاله به طراحی و شبیه سازی یک مدار مجتمع بازیابی ساعت و داده­ی سریع با نرخ داده­ی 5 گیگابیت برثانیه با روش فاز میانی پرداخته شده است. مدارهای بازیابی پالس ساعت و داده از اهمیت ویژه­ای در مخابرات نوری برخوردار هستند و در گیرنده­های پرسرعت نقش کلیدی دارند. مدار پیشنهادی با به کارگیری روش فاز میانی و با استفاده از فناوری سی ماس18/0 میکرومتر در شبیه ساز ADS طراحی و شبیه ‌سازی ‌شده است. نتایج حاکی از آن است که این مدار با دیتای ورودی PRBS می‌تواند دیتا را در زمان بسیار اندک (چند نانو ثانیه) بازیابی کند. مقدار جیتر موجود در دیتای بازیابی شده، 16 پیکو ثانیه به ‌دست ‌آمده است.

کلیدواژه‌ها

موضوعات


عنوان مقاله [English]

design and simulation of clock and data recovery integrated circuitretrieval at 5 Gbps with fast phase locking method for high speed telecommunication recivers

نویسندگان [English]

  • S moshtaqi 1
  • mohammadreza soheilifar 2
1 electronic,enginering,allameh mohades nouri,nour,mazandaran,iran
2 faculty member
چکیده [English]

in this paper,the design and simulation of an integrated circuit for clock and data recovery at a data rate of 5 Gbps has been dealt with in the middle phase method . clock and dat recovery circuits are of particular importance in optical communication and play a key role in high speed receivers . the proposed circuit is designed and simulated using an intermediate phase method and using CMOS technology of 0.18 micrometers in the ADS simulator.the result indicate that the circuit with the PRBS input data can recover the data in a very small time .the amount of jitter in the recoverd data is 16 pico second.

کلیدواژه‌ها [English]

  • Telecommunication receivers
  • Middle phase manufacturer
  • jitter
  • Pulse clock and data recovery circuit

[1]   B. Razavi, Design of Integrated Circuits for Optical Communications, 2nd ed., New York: Wiley, 2012.

[2]     P. Ossieur, J. Bauwelinck, X. Yin, C. Melange, B. Baekelandt, T.D. Ridder, et al.,“A dual-rate burst-mode bit synchronization and data recovery circuit with fast optimum decision phase calculation,”Int. J. Electron. Commun. (AEU),vol. 63, pp. 931-938, 2009.

[3]      S. Hu,C. Jia, K. Huang, C. Zhang, X. Zheng, and Z. Wang, “A 10Gbps CDR based on phase interpolator for source synchronous receiver in 65nm CMOS,”in IEEE Int. Symp. Circuits and Syst., May 2012.

[4]   X. Z. Qiu, X. Yin, J. Verbrugghe, B. Moeneclaey, A. Vyncke, C. V. Praet, and et al., “Fast Synchronization 3R burst-mode receivers for passive optical networks,” J. Lightwave Technol., vol. 32, pp. 644-659, 2014.

[5]   S. Hu,C. Jia, K. Huang, C. Zhang, X. Zheng, and Z. Wang, “A 10Gbps CDR based on phase interpolator for source synchronous receiver in 65nm CMOS,”in IEEE Int. Symp. Circuits and Syst., May 2012,

[6]   B. J. Shastri, “Burst-mode clock and data recovery with FEC for passive optical networks,” M.S. thesis, Dept. Elect. Eng., McGill Univ. Montréal, Canda, 2007.

[7]   B. Abiri, R. Shivnaraine, A. Sheikholeslami, H. Tamura, and M. Kibune, “A 1-to-6Gb/s phase-interpolator-based burst-mode CDR in 65nm CMOS,”ISSCC, pp. 154-156, 2011.

[8]     G. Gaowei, Z. En, L. Ye, and L. Wensong, “A 10 Gb/s burst-mode clock and data recovery circuit,” J. Semiconductors, vol. 33, pp. 1-5, 2012.

[9]     B. Abiri, R. Shivnaraine, A. Sheikholeslami, H. Tamura, and M. Kibune, “A 1-to-6Gb/s phase-interpolator-based burst-mode CDR in 65nm CMOS,” in IEEE Int. Solid-State Conf., Dig. Tech. Papers, Feb. 2011, pp. 154-156.

 

[10] S. Hu,C. Jia, K. Huang, C. Zhang, X. Zheng, and Z. Wang, “A 10Gbps CDR based on phase interpolator for source synchronous receiver in 65nm CMOS,”in IEEE Int. Symp. Circuits and Syst., May 2012, pp. 309-312.

[11] W. J. Jun and B. Razavi, “A 25-Gb/s 5-mW CMOS CDR/deserializer,” IEEE J. Solid-State Circuits, vol. 48, pp. 684-697, 2013.

[12] W. J. Jun and B. Razavi, “A 25-Gb/s 5-mW CMOS CDR/deserializer,” IEEE J. Solid-State Circuits, 2013.